// Verilog stimulus file.
// Please do not create a module in this file.


// Default verilog stimulus. 

initial
begin 

   Cin = 1'b0;
   x1 = 1'b0;
   x2 = 1'b0;
   x3 = 1'b0;
   x4 = 1'b0;
   #10
   Cin = 1'b0;
   x1 = 1'b0;
   x2 = 1'b0;
   x3 = 1'b0;
   x4 = 1'b1;
   #10
   Cin = 1'b0;
   x1 = 1'b0;
   x2 = 1'b0;
   x3 = 1'b1;
   x4 = 1'b0;
   #10
   Cin = 1'b0;
   x1 = 1'b0;
   x2 = 1'b0;
   x3 = 1'b1;
   x4 = 1'b1;
   #10
   Cin = 1'b0;
   x1 = 1'b0;
   x2 = 1'b1;
   x3 = 1'b0;
   x4 = 1'b0;
   #10
   Cin = 1'b0;
   x1 = 1'b0;
   x2 = 1'b1;
   x3 = 1'b0;
   x4 = 1'b1;
   #10
   Cin = 1'b0;
   x1 = 1'b0;
   x2 = 1'b1;
   x3 = 1'b1;
   x4 = 1'b0;
   #10
   Cin = 1'b0;
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   #10
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   #10
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   #10
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   #10
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   #10
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   #10
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   #10
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   #20 $finish;
end